تجزیه و تحلیل و مقایسه تکنیک های کاهش میزان نشتی در مدارهای CMOS

قیمت: 43,000 تومان

دانلود رایگان مقاله

خرید ترجمه مقاله

عنوان فارسی

تجزیه و تحلیل و مقایسه تکنیک های کاهش میزان نشتی در مدارهای CMOS

عنوان لاتین

Analysis and Comparison of Leakage Power Reduction Techniques in CMOS circuits

در این مقاله، روشهای مختلف کاهش نشتی از جمله CMOS با چند ولتاژ آستانه، CMOS با ولتاژ قطع بالا، Zigzag، اثر چند لایه، کنترل بردار ورودی، LECTOR، چند لایه نیمه فعال ، در حالت نیمه فعال نگه دارنده، VCLEARIT، GALEOR، گیت گذرنده نیمه فعال و گیت ترانزیستور. این مقاله دقیقا به بررسی، مقایسه و تجزیه و تحلیل تمام این تکنیک ها در تکنولوژی های CMOS مختلف پرداخته است. توان نشتی در حالت آماده به کار عمل می شود. مشاهده شده است که برای یک نشتی مدار خاص، به تکنولوژی CMOS و همچنین تکنیک کاهش نشت بستگی دارد. در این مقاله، طیف وسیعی از نتایج برای تکنیک های کاهش توان نشتی از تکنولوژی CMOS از 180nm به 45nm پوشش داده شده است که برای تحقیقات بیشتر در این زمینه مفید خواهد بود.

This paper compares various leakage reduction techniques including Multi-threshold CMOS, Super-Cutoff CMOS, Zigzag, Stack Effect, Input Vector Control, LECTOR, Sleepy Stack, Sleepy Keeper, VCLEARIT, GALEOR, Dual Sleep, Sleepy-Pass Gate and Transistor Gating. The paper elaborately explores the working, comparison and analysis of all these techniques in different CMOS technologies. Leakage Power is analyzed during the standby mode of operation. It has been observed that for a particular circuit leakage depends on CMOS technology as well as leakage reduction technique. In this paper, wide range of results for leakage power reduction techniques of CMOS technologies from 180nm to 45nm is covered which will be helpful for further research in this area.