طراحی و مقايسه آرايه و ضرب کننده درختی با استفاده از روشهای مختلف منطق

قیمت: 40,000 تومان

دانلود رایگان مقاله

خرید ترجمه مقاله

عنوان فارسی

طراحی و مقايسه آرايه و ضرب کننده درختی با استفاده از روشهای مختلف منطق

عنوان لاتین

Design and Comparison of Array and Tree Multiplier Using Different Logic Styles

هدف اصلی اين پروژه طراحی و شبيه سازی ضرب کننده های ساده ، قابل اعتماد و مناسب برای پردازنده های DSP است.ضرب کننده ها يکی از مهمترين بخشهای محاسباتی در ريزپردازنده ها DSP ها و منبع اصلی اتلاف نيرو هستند .کاهش اتلاف نيروی ضرب کننده ها يک کليد برای برآوردن بودجه کلی مدارهای ديجيتالی و سيستمها هستند.در اين پروژه آرايه های 8x8 و 16x16 و ساختار درختی ضرب کننده ها ، با استفاده از جمع کننده های کامل از مدلهای مختلف منطق طراحی می شوند.مهمترين بخشها برای طراحی يک ضرب کننده، جمع زنها هستند.انواع مختلف جمع کننده ها که در پروژه ما طراحی شده اند ، منطق ترکيبی جمع کننده کامل ،منطق DVL ،منطق ترانزيستور 14 ،منطق جمع کننده TFA و منطق جمع کننده SPL هستند. هدف اصلی کار ما محاسبه ميانگين نيرو و تاخير ضرب کننده ها 8x8 و 16x16 است.طرح جمع کننده کامل برای نيروی پايين بدست می آيد و واحدهای نيروی پايين بر روی ضرب کننده پيشنهاد شده اجرا می شوند و نتايج برای اجرای بهتر مورد تحليل قرار می گيرند.طراحی ها توسط ابزار انجام و توسط T-SPICE شبيه سازی می شوند.با مقايسه نتايج و ضرب کننده های کامل ما می توانيم طرح بهتری از يک ضرب کننده را بدست آوريم.

The main objective of this project work is to design and simulate simple, suitable and reliable multipliers for DSP processors. Multipliers are one of the most important arithmetic units in Microprocessors and DSPs and also a major source of power dissipation. Reducing the power dissipation of multipliers is a key to satisfy the overall power budget of various digital circuits and systems. In this project, 8x8 and 16x16 Array and Tree multiplier architecture is designed by using full adders of various logic styles. The fundamental units to design a multiplier are adders. The various types of adders designed in our project are Hybrid full adder logic, DVL logic, 14 transistor logic, TFA adder logic, SPL adder logic. The main objective of our work is to calculate the average power and delay of 8x8 and 16x16 multipliers. The design of full adder for low power is obtained and the low power units are implemented on the proposed multiplier and the results are analyzed for better performance. The designs are done using TANNER S-EDIT tool and are simulated using T-SPICE. The multiplier architectures are designed using the three better above said full adders and the results are compared so that we can obtain a better multiplier design