طراحی و ساخت واحد محاسبه و منطق برگشت پذیر (ALU)

قیمت: 42,000 تومان

دانلود رایگان مقاله

خرید ترجمه مقاله

عنوان فارسی

طراحی و ساخت واحد محاسبه و منطق برگشت پذیر (ALU)

عنوان لاتین

Design and Synthesis of Reversible Arithmetic and Logic Unit (ALU)

در سالهای اخیر، در زمینه طراحی مدار کم قدرت، محاسبات برگشت پذیر به یکی از کارآمدترین و برجسته ترین تکنیک ها تبدیل شده است. در این مقاله، واحد محاسبه و منطق برگشت پذیر (ALU) برای نشان دادن الزامات و پیامدهای اصلی آن در واحد پردازش مرکزی (CPU) طراحی شده است. در این مقاله، دو نوع از طرح های ALU برگشت پذیر ارائه و با استفاده از نرم افزار Altera Quartus II بررسی شده اند. در طرح های ارائه شده، هشت عملیات محاسباتی و چهار عملیات منطقی انجام می شوند. در طرح پیشنهادی 1، گیت تمام جمع کننده پرز(Peres Full Adder Gate (PFAG) ) در طراحی ALU برگشت پذیر استفاده شده است و گیت HNG به عنوان یک مدار منطقی جمع کننده در طراحی ALU پیشنهادی 2 استفاده شده است. هر دو طرح پیشنهادی با توجه به تعداد شمار گیت ها، خروجی اضافی، هزینه کوانتومی و تاخیر انتشار. نتایج شبیه سازی نشان می دهند که طرح2 ALU برگشت پذیر پیشنهاد شده از طرح ALU برگشت پذیر و طراحی ALU معمولی بهتر است.

In low power circuit design, reversible computing has become one of the most efficient and prominent techniques in recent years. In this paper, reversible Arithmetic and Logic Unit (ALU) is designed to show its major implications on the Central Processing Unit (CPU).In this paper, two types of reversible ALU designs are proposed and verified using Altera Quartus II software. In the proposed designs, eight arithmetic and four logical operations are performed. In the proposed design 1, Peres Full Adder Gate (PFAG) is used in reversible ALU design and HNG gate is used as an adder logic circuit in the proposed ALU design 2. Both proposed designs are analysed and compared in terms of number of gates count, garbage output, quantum cost and propagation delay. The simulation results show that the proposed reversible ALU design 2 outperforms the proposed reversible ALU design 1 and conventional ALU design.