یک روش کاهش میزان نشتی در گیت برای مدارات CMOS بسیار کم توان

قیمت: 38,000 تومان

دانلود رایگان مقاله

خرید ترجمه مقاله

عنوان فارسی

یک روش کاهش میزان نشتی در گیت برای مدارات CMOS بسیار کم توان

عنوان لاتین

A Gate-Level Leakage Power Reduction Method for Ultra-Low-Power CMOS Circuitsy

برای کاهش مصرف انرژی محصولات CMOS، تولید کنندگان نیمه هادی ولتاژ منبع تغذیه را کاهش می دهند. این امر مستلزم آن است که ولتاژ آستانه ترانزیستور نیز برای حفظ عملکرد مناسب و حاشیه های نویز کاهش یابد. با این حال، این موضوع جریان نشتی کمتر از آستانه MOSFET های p و n را افزایش می دهد که باعث می شود صرفه جویی در انرژی از طریق کاهش توان ذخیره شده را جبران کند. این مشکل در نسل های آینده فناوری بدتر خواهد شد، زیرا ولتاژ آستانه بیشتر کاهش می یابد. برای غلبه بر این موضوع، ما یک تکنیک طراحی پیشنهاد می کنیم که می تواند در طراحی منطقی برای کاهش جریان نشتی و توان استفاده شود. ما طرح هایی را که در آن بخش هایی از مدار در حالت آماده به کار قرار می گیرند، زمانی که آن بخش ها در حال استفاده نیستند قرار می دهیم، که تبدیل به یک رویکرد رایج برای طراحی کم توان می شود. تغییرات طراحی پیشنهادی شامل کمینه شدت جریان برق می شود که مدار را در حالت آماده بکار با کمترین نشتی قرار می دهد. هر زمان که دستگاه به حالت آماده به کار می رود، و اجازه می دهد تا هنگامی که دستگاه دوباره فعال شده باشد به حالت اصلی خود برگردد. ما یک الگوریتم مناسب برای محاسبه یک حالت توان نشتی پایین ارائه می دهیم. ما این روش را در مجموعه مقیاس ISCAS-89 نشان می دهیم و برای بعضی از مدارها نشان می دهد که کاهش توان نشتی تا 54 درصد است.

In order to reduce the power dissipation of CMOS products, semiconductor manufacturers are reducing the power supply voltage. This requires that the tran- sistor threshold voltages be reduced as well to main- tain adequate performance and noise margins. How- ever, this increases the subthreshold leakage current of p and n MOSFETs, which starts to oset the power savings obtained from power supply reduction. This problem will worsen in future generations of technol- ogy, as threshold voltages are reduced further. In order to overcome this, we propose a design technique that can be used during logic design in order to reduce the leakage current and power. We target designs where parts of the circuit are put in \standby" mode when not in use, which is becoming a common approach for low power design. The proposed design changes con- sist of minimal overhead circuitry that puts the circuit into a \low leakage standby state," whenever it goes into standby, and allows it to return to its original state when it is reactivated. We give an ecient algo- rithm for computing a good low leakage power state. We demonstrate this method on the ISCAS-89 bench- mark suite and show leakage power reductions of up to 54% for some circuits.