ارائه ی یک جمع کننده ی پرسرعت و کم قدرتِ جدید برای ارقامِ باینری باعلامت

قیمت: 41,000 تومان

دانلود رایگان مقاله

خرید ترجمه مقاله

عنوان فارسی

ارائه ی یک جمع کننده ی پرسرعت و کم قدرتِ جدید برای ارقامِ باینری باعلامت

عنوان لاتین

A Novel High-Speed Low-Power Binary Signed-Digit Adder

یکی از مهمترین عملیات محاسباتی، محاسبات دیجیتال است. بهینه سازی سرعت جمع کننده ها و همچنین قدرت و ناحیه ی تحت پوشش آنها، یک کار چالش برانگیز است. برای این منظور، سیستم های بی شماری در بخش ادبیات پژوهشی ارائه شده است. در این مقاله ما افزونه ی جدیدی را برای جمع کننده ی باینری پیشنهاد می کنیم که برای جمع کردنِ ارقامِ باعلامت از آن استفاده می شود. این جمع کننده نه تنها عملوندهای ورودی را کدگذاری می کند بلکه همچنین از ساختار یک جمع کننده ی کارآمد جدید نیز بهره می برد. با استفاده از این تکنیک ما می توانیم جمع کننده های کم قدرتی را تولید کنیم که با سرعت بالا، قادر به جمعِ ارقام با علامت می باشند. مقایسه ها نشان می دهد که کاهش قدرت و کاهش سطح، هر دو در FPGA و طراحیِ ابزار دیدِ Synopsys تاثیر دارند.

Addition is one of the most important arithmetic operations in digital computation. Optimization of adders’ speed, power, and area is a challenging task. To this end, redundant number system has been proposed in the literatures. In this paper, we propose a new redundant binary signed-digit adder that not only utilizes specific encoding for the input operands, but also uses a new efficient adder structure. Using this technique we can generate low power signed digit adders that perform fast additions. The comparisons show delay, power and area reduction both on FPGA and Synopsys Design Vision tool.