تحلیل و طراحی یک نوسانگر چند هسته ای برای نویز فاز بسیار پایین

قیمت: 43,000 تومان

دانلود رایگان مقاله

خرید ترجمه مقاله

عنوان فارسی

تحلیل و طراحی یک نوسانگر چند هسته ای برای نویز فاز بسیار پایین

عنوان لاتین

Analysis and Design of a Multi-Core Oscillator for Ultra-Low Phase Noise

در این مقاله، ما از ایده تزویج چند نوسانگر برای کاهش نویز فاز (PN) به فراتر از حد آنچه که تاکنون در یک تکنولوژی CMOS بطور عمده قابل دستیابی بوده است، بهره می گیریم. سپس، ما آن را برای اولین نمایش یک نوسانگر RF که مطابق با سخت ترین الزامات PN گیرنده های پایه سلولی در حالی که مطابق با قوانین قابلیت اطمینان فن آوری است، مورد استفاده قرار می دهیم. نوسانگر به صورت دیجیتالی CMOS 65nm به عنوان یک نوسان ساز دوگانه تانک LC بر اساس توپولوژی کلاس C سرعت بالا شناخته شده است. این دستگاه، در بازه فرکانسی 4.07-4.91 GHz قابل تنظیم است، در حالی که مقدار جریان 39-59 میلی آمپر از منبع تغذیه 2.15 ولتی می کشد. PN اندازه گیری شده به ترتیب -146.7 dBc/Hz و -163.1 dBc/Hz در فرکانس 3 مگاهرتز و 20 مگاهرتز به ترتیب از حامل 4.07 GHz می باشد که سبب گشته تا به عنوان کمترین PN نرمال شده از یک نوسان CMOS یکپارچه شناخته شود. عبارات مستقیم برای PN و مقاومت متقابل بین هسته ها، استخراج شده و در برابر مدار شبیه سازی و اندازه گیری تایید شده است. تجزیه و تحلیل و شبیه سازی نشان می دهد که مقاومت اتصال حتی با عدم تقارن 1٪ بین هسته، از اهمیت چندانی برخوردار نمی باشد. این رویکرد را می توان به تعداد بیشتری از هسته ها گسترش داد و با صرف هزینه های قدرت و منطقه، به کاهش دلخواه در PN برسد.

In this paper, we exploit an idea of coupling multiple oscillators to reduce phase noise (PN) to beyond the limit of what has been practically achievable so far in a bulk CMOS technology. We then apply it to demonstrate for the first time an RF oscillator that meets the most stringent PN requirements of cellular basestation receivers while abiding by the process technology reliability rules. The oscillator is realized in digital 65-nm CMOS as a dualcore LC-tank oscillator based on a high-swing class-C topology. It is tunable within 4.07–4.91 GHz, while drawing 39–59 mA from a 2.15 V power supply. The measured PN is −146.7 dBc/Hz and −163.1 dBc/Hz at 3 MHz and 20 MHz offset, respectively, from a 4.07 GHz carrier, which makes it the lowest reported normalized PN of an integrated CMOS oscillator. Straightforward expressions for PN and interconnect resistance between the cores are derived and verified against circuit simulations and measurements. Analysis and simulations show that the interconnect resistance is not critical even with a 1% mismatch between the cores. This approach can be extended to a higher number of cores and achieve an arbitrary reduction in PN at the cost of the power and area