تحلیلِ عملکرد افزایشگر ممیز شناور با استفاده از VHDL روی سخت افزار قابل تغییر

قیمت: 38,000 تومان

دانلود رایگان مقاله

خرید ترجمه مقاله

عنوان فارسی

تحلیلِ عملکرد افزایشگر ممیز شناور با استفاده از VHDL روی سخت افزار قابل تغییر

عنوان لاتین

Performance Analysis of Floating Point Adder using VHDL on Reconfigurable Hardware

جمع ممیز شناور سخت تر از ضرب است زیرا تنظیم مانتیس پیش از جمع آن لازم میباشد. هدف اصلی اجرای افزایشگر ممیز شناور روی سخت افزار قابل تغییر یعنی روی Virtex استفاده از فضای کمتر چیپ با تاخیر ترکیبی کمتر و سرعت بیشتر می باشد. تاخیر ترکیبیِ کمتر به معنای زمان تاخیر کمتر یا در واقع زمان کمتر مورد نیاز برای نمایش خروجی پس از اینکه پاسخ ورودی درخواست میشود، میباشد، اگر زمان تاخیر کمتر باشد سرعت بیشتر و زمان کلاک کمتر خواهد بود. اجرای افزایشگر ممیز شناور روی Virtex 4 کمترین تاخیر ترکیبیnsec 201/24 را داشته و 4% از فضای چیپ را مصرف میکند در حالیکه اجرای همان روی Spartan 2 بیشترین تاخیر nsec 594/79 را دارد و 92% از فضای چیپ را مصرف مینماید. فضای کمترِ چیپ به این معنی است که تعداد کمتری از برشهادر سخت افزار قابل تغییر یعنی FPGAs استفاده میشود.

Floating point addition is more difficult than multiplication because alignment of mantissa is required before mantissa addition. The main objective of implementation of floating point adder on reconfigurable hardware i.e. on Virtex is to utilize less chip area with less combinational delay and faster speed. Less combinational delay means less latency i.e. less time is required to appear an output after the input response is applied and if there is less latency then there will be the faster speed and lesser the clock period. Implementation of floating point adder on Virtex 4 produces a least combinational delay of 24.201nsec consuming 4% of chip area while implementing same on Spartan 2 produces the greatest combinational delay of 79.594nsec consuming 92% of chip area. Less chip area means less number of slices is used in reconfigurable hardware i.e. on FPGAs